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Les concepteurs et ingénieurs de ST feront neuf interventions lors du Symposium 2004 sur la technologie et les circuits VLSI |
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Genève, le 7 juin 2004 - STMicroelectronics, l'un des premiers fabricants mondiaux de circuits intégrés, fera neuf interventions lors du " Symposium 2004 sur les technologie et les circuits VLSI " de Honolulu (Hawaii), du 15 au 19 juin. Elles couvrent un large éventail de technologies de semiconducteurs de nouvelles génération. Organisée sous l'égide de " l'IEEE Electron Devices Society and Solid-State Circuits Society " et de la " Japan Society of Applied Physics ", avec l'aide de " l'Institute of Electronics, Information and Communication Engineers ", ce symposium est l'un des rendez-vous les plus prestigieux et importants pour les ingénieurs qui souhaitent échanger des informations et s'informer sur les nouvelles directions prises par le développement de la technologie VLSI. Les interventions sont choisies pour leur originalité et leur intérêt technique. Cette année, plusieurs concepteurs et ingénieurs de différents sites mondiaux de ST aborderont des sujets comme les technologies de mémoires et les procédés de fabrication émergents, les sous-systèmes RF, les circuits en bande de base pour applications sans fil et les composants pour liaison série. Le contenu de ces interventions se trouve brièvement résumé ci-dessous. Des informations complémentaires sur la participation de ST au Symposium 2004 sur la technologie et les circuits VLSI sont disponibles les sites Internet www.st.com et www.vlsisymposium.org. . Formation courte : Miniaturisation des transistors jusqu'au terme du plan d'évolution programmée. Lundi 14 juin, 08h15. Cette courte formation d'une journée portera sur le thème : . Technologies nano-électroniques émergentes : miniaturisation des MOSFET jusqu'aux extrêmes limites et approches " après-MOSFET " . Nouvelle cellule mémoire à changement de phase avec technologie utilisant des micro-tranchées, pour applications de mémoires non-volatiles autonomes et embarquées. Mardi 15 juin, 10h20. Cette intervention porte sur une nouvelle structure de cellule pour mémoires non-volatiles à changement de phase au chalcogénure. Cette nouvelle approche basée sur des micro-tranchées est totalement compatible avec une technologie CMOS avancée. Elle est évolutive et permet d'optimiser la densité et la performance. Des courants de programmation de 600 µA, une endurance de 10e 11 cycles de programmation et une capacité de conservation des données de 10 ans à une température de 110°C ont été démontrés. La possibilité de fabriquer cette mémoire a été confirmée par des résultats expérimentaux obtenus à l'aide de matrices de plusieurs multi-mégabits. . Présentation par STMicroelectronics d'un travail co-réalisé avec Ovonyx. Plate-forme CMOS 65 nm à faible coût pour applications polyvalentes et basse consommation . Mardi 15 juin, 10h45. Polyvalente et de faible consommation, un point mémoire 6T-SRAM de 0,5 µ² a été développé pour la plateforme CMOS 65 nm au moyen d'une filière CMOS à faible coût. Entièrement fonctionnelles, les cellules mémoire affichent une marge de bruit statique (SNM) de 240 mV et un courant par cellule de 35 µA sous 1,2V. Pour les applications polyvalentes, le courant de saturation (Ion) des transistors est de 875 µA/µm pour les NMOS et de 400 µA/µm pour les PMOS sous une tension Vdd de 1V. Les paramètres de transistors en mode analogique/mixte montrent une adaptation de la tension Vt (Avt = 2,2 mV/µm) et l'existence d'un facteur de gain de tension analogique (Gm/Gd > 2000 pour L = 10 µm). Les critères NBTI à 125°C ont été atteints. Présenté par STMicroelectronics et co-rédigé par Philips Semiconductors, Freescale Semiconductors et CEA-LETI (Alliance Crolles 2) . Transistors pMOSFET SiGe(:C) haute mobilité en technologie 55 nm avec diélectrique de grille HfO2 et Grille Métallique TiN pour technologie CMOS avancée. Mardi 15 juin, 14h20. Pour la première fois, des transistors MOS avec canal SiGe(:C), grille métallique et diélectrique à forte permittivité sont présentés pour une largeur de grille pouvant descendre à 55 nm. Des transistors MOSFET à canal p à surface SiGe(:C) avec diélectrique HfO2 affichent une réduction de fuite sur 10000 grilles et une amélioration de la mobilité de 65 % dans un champ transverse effectif élevé (1 MV/cm) par rapport à la référence universelle SiO2/Si. Avec une épaisseur d'oxyde équivalente aussi fine (EOT = 16-18 Å), on obtient le meilleur compromis jamais publié entre fuite de grilles et mobilité. Présenté par STMicroelectronics et co-rédigé par le CEA/DRT-LETI. Une cellule mono-transistor sur substrat massif (1T-Bulk) pour mémoires eDRAM haute densité et faible coût. Mercredi 16 juin, 13h55. Pour la première fois, une cellule 1T pour mémoire eDRAM haute densité a pu être développée sur un substrat de silicium massif. Cette architecture est entièrement compatible avec l'intégration des technologies CMOS logiques, ce qui permet d'obtenir un coût de circuit très faible pour les applications de systèmes sur puce. Les résultats expérimentaux montrent un délai de rétention de 100 ms et une lecture non destructive à 85°C. L'intégration de la cellule mémoire dans une organisation matricielle est évaluée. La perturbation des grilles et des drains est caractérisée, et montre des marges suffisantes pour les opérations mémoire. Présenté par STMicroelectronics et co-rédigé par L2MP UMR-CNRS. Table ronde : La mémoire DRAM est-elle morte ? La mémoire Flash va-t-elle l'emporter sur les autres mémoires ? . Mercredi 16 juin, 20h00. La mémoire DRAM est la technologie et le type de mémoires sur silicium dominants, du fait principalement de son utilisation dans la micro-informatique. Aujourd'hui, c'est la technologie de mémoire la plus consommatrice de silicium. Elle détermine l'évolution programmée de la miniaturisation des mémoires et le développement des outils de traitement avancés. . Les mémoires Flash ont connu une croissance explosive ces dernières années, en raison de l'émergence d'équipements électroniques grand public portables comme les téléphones cellulaires, les appareils photo numériques et les lecteurs audio. Dans ces produits, la mémoire Flash assure le stockage du code, dont l'exécution est effectuée directement à partir de la mémoire Flash et non de la mémoire DRAM. La mémoire Flash sert également de disque dur pour le stockage de données. . Les mémoires Flash se sont jusqu'à présent largement inspirées des technologies logiques ou DRAM, en ajoutant progressivement des fonctionnalités Flash spécifiques. Selon les prévisions, les mémoires Flash surclasseront les DRAM en termes de bits dans un futur proche pour devenir la technologie de mémoire dominante. Cette table ronde abordera les questions suivantes :
Jeudi 17 juin, 09h15. Une technologie de dopage au plasma (PLAD) a été développée pour fabriquer les jonctions ultra-creuses (USJ) requises pour la technologie CMOS de 65 nm. L'avantage du PLAD par rapport aux implantations ultra basse énergie est démontré par l'activation de cuisson " spike " standard. Des jonctions ultra-creuses dopées au plasma ont pu été intégrées dans une architecture CMOS classique en 65 nm (pas d'" offset spacers "). Des courants de commande de transistors de 720 et de 330 µA/µm ont été respectivement obtenus pour les filières NMOS et PMOS (Vdd = 0,9V, Ioff = 100 nA/µm). La capacité et le courant de fuite de jonction ont également été améliorés. . Présenté par STMicroelectronics et co-rédigé par Philips Semiconductors, Freescale Semiconductors (Alliance Crolles 2) et Varian SEA. Un récepteur 802.11a CMOS à conversion directe de 72 mW, avec facteur de bruit de 3,5 dB et bruit 1/f à 200 kHz. Jeudi 17 juin, 10h45. Présentation d'un circuit frontal de réception 802.11a en technologie CMOS de 0,13 µ fonctionnant sous une tension de 1,2/2,5V sur une surface active de 1,8 mm² et consomme 72 mW (une moitié pour le chemin du récepteur et l'autre moitié pour le synthétiseur). Le facteur de bruit global est de 3,5 dB avec un " noise corner " de 1/f à 200 kHz et un point d'interception d'entrée de troisième ordre (IIP3) de -2 dBm. Le bruit de phase intégré DSB du synthétiseur est de -36 dBc. Le frontal utilisé affiche l'une des plus basses consommations et un bruit de 1/f en technologie CMOS pure pour cette application. . Présenté par STMicroelectronics et co-rédigé par l'Université de Pavie (Italie) . Table ronde - CAO analogique : Conception Assistée par Ordinateur ou Catastrophe Accélérée par Ordinateur ? . Jeudi 17 juin, 20h00. Les interfaces analogiques et RF sont des composants très critiques dans les conceptions de systèmes sur puce actuelles. Le nombre de transistors intégrés dans les interfaces est relativement réduit, mais leur conception est longue et nécessite de fréquentes modifications. La productivité de la conception semble donc médiocre. La réussite d'un projet repose sur des concepteurs expérimentés, cependant peu nombreux. Pendant des dizaines d'années, on a recherché des outils de CAO et des technologies de conception automatisées pour solutions analogiques et RF. De nouveaux outils ont été introduits récemment sur le marché. . Cette table ronde portera sur les outils de CAO analogiques testés sur site et sur les technologies de conception analogiques automatiques. Comment permettent-elles de réduire les délais de mise sur le marché ? Permettent-elles de migrer plus facilement vers des technologies de plus petites dimensions et la réutilisation des blocs IP analogiques ? Remplacent-elles au contraire les techniques de conception éprouvées par des méthodologies qui s'appuient (trop) sur la CAO, avec des conséquences désastreuses ? . Un modulateur CMOS I/Q en bande de base de 0,85 mm² à 20 mA et 64 Mech/s atteignant 13 bits dans la bande de 2 MHz . Vendredi 18 juin 2004, 10h45. Un modulateur I/Q sigma-delta 2-1-1 CMOS à 64 Méga-échantillons par seconde (64 Mech/s) optimisé pour applications WCDMA atteint plus de 13 bits dans la bande de 2 MHz. Une nouvelle méthode de dimensionnement des architectures sigma-delta en cascade fondée sur le gain équivalent des comparateurs et une méthode améliorée d'adaptation dynamique des éléments ont permis d'obtenir un modulateur optimisé en termes de dimensions et de consommation. La consommation totale de deux modulateurs et de générateurs de référence intégrés est d'environ 20 mA sous 2,7 V. La superficie active totale est de 0,85 mm² en technologie CMOS de 0,35 µ.. Présenté par STMicroelectronics. Un oscillateur en anneau de type LC hexaphasé pour interface SATA à 1,5-3 Gbits/s . Vendredi 18 juin, 15h25. Présentation d'un synthétiseur d'horloge PLL hexaphasé à 3 GHz, inclus dans une couche PHY à sur-échantillonnage conforme au standard SATA (Serial Advanced Technology Attachment). Une synthèse en fréquence multi-phases a été réalisée avec un oscillateur commandé en tension (VCO) à structure en anneau, se caractérisant par un bruit de phase et une précision de phase améliorés. Intégré dans une filière CMOS standard de 0,13 µ, le synthétiseur occupe une surface de 0,8 mm² et consomme 35 mW pour un bruit de phase de -120 dBc/Hz à 1 MHz et une erreur de phase maximale mesurée de 0,3 degré. Présenté par STMicroelectronics et co-rédigé par l'Université de Pavie (Italie) . Un démonstrateur de 8 Mbits pour mémoire 1,8 V haute densité à changement de phase . Samedi 19 juin, 10h20. Présentation d'un démonstrateur de mémoire non-volatile de 8 Mbits intégrant une cellule mémoire à changement de phase de 0,32 µm² utilisant un transistor à jonction bipolaire comme sélecteur et intégrée dans une technologie CMOS de 0,18 µ sous 3 V. Sont présentées des tuiles de dimensions réalistes (4 Mbits) avec régulation de tension permettant de recharger et détecter rapidement les lignes de bits et une approche novatrice minimisant les fuites. La distribution des cellules et les premières mesures d'endurance démontrent le fonctionnement du circuit et une bonne fenêtre opérationnelle. Présenté par STMicroelectronics . STMicroelectronics en bref. STMicroelectronics est un leader mondial pour le développement et la réalisation de solutions sur silicium destinées à un grand nombre d'applications. Son expertise du silicium et des systèmes, sa puissance industrielle, son portefeuille de propriétés intellectuelles et ses alliances stratégiques placent ST à l'avant-garde des technologies de systèmes sur puce, et ses produits contribuent pleinement à la convergence des applications et des marchés. STMicroelectronics est coté à la Bourse de New York, de Paris (Euronext) et de Milan. En 2003, ST a réalisé un chiffre d'affaires net de 7,24 milliards de dollars et un résultat net de 253 millions. Des informations complémentaires sont disponibles sur le site www.st.com. |
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